（一）课内习题
（二）课后习题
1.请在括号内填入适当答案。在CPU中：
(1)保存当前正在执行的指令的寄存器是( IR );
(2)保存当前正在执行的指令地址的寄存器是( AR )
(3)算术逻辑运算结果通常放在( DR )和( 通用寄存器 )。
2.参见图5.1的数据通路。画出存数指令“STO R1，（R2）”的指令周期流程图，其含义是将寄存器R1的内容传送（R2）为地址的数存单元中。标出各位操作信号序列。
①
②
3.参见图5.1的数据通路。画出存数指令“LAD R3，（R0）”的指令周期流程图，其含义是将（R3）为地址数存单元的内容传送寄存器R0的数存单元中。标出各位操作信号序列。
答：
4.假设主脉冲源频率为10MHz，要求产生5个等间隔的节拍脉冲，试画出时序产生器的逻辑图。
解：
5.如果在一个 CPU周期中要产生 3个节拍脉冲;Ti = 200ns, T2=400ns, T3=200ns, 试画出时序产生器逻辑图。
6.假设某机器有80条指令,平均每条指令由4条微指令组成,其中有一条取指微指令是所有指令公用的。已知微指令长度为32位,请估算控制存储器的容量。
9.画出例5.2中微地址转移逻辑设计电路图。
10.某计算机有如下部件,ALU,移位器,主存M,主存数据寄存器MDR,主存地址寄存器MAR,指令寄存器IR,通用寄存器R~R3,暂存器C和D。
(1)请将各逻辑部件组成一个数据通路,并标明数据流动方向。
(2)画出“ADD R1,R2”指令的指令周期流程图。
解：
11.已知某机采用微程序控制方式,控存容量为512 x 48位。微程序可在整个控存中实现转移,控制微程序转移的条件共4个,微指令采用水平型格式,后继微指令地址采用断定方式。请问：
(1)微指令的三个字段分别应为多少位” />
12.今有4级流水线分别完成取值、指令译码并取数、运算、送结果四步操作。今假设完成各步操作的时间依次为 100ns,100ns,80ns,50ns 。
请问:(1)流水线的操作周期应设计为多少?
(2)若相邻两条指令发生数据相关,而且在硬件上不采取措施,那么第二条指令要 推迟多少时间进行。
(3)如果在硬件设计上加以改进,至少需推迟多少时间?
答：
（1）流水操作周期为max(100,100,80,50)=100ns
（2）若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么在第一条指令“送结果”步骤完成之后，第二条指令的“取数”步骤才能开始，即第二条指令要推迟两个操作周期，即200ns才能进行。
（3）如果在硬件设计上加以改进，采用定向传送的技术，则只要第一条指令完成“运算”的步骤，第二条指令就可以开始“取数”步骤，因此至少推迟100ns。
13.指令流水线有取指(IF)、译码(ID)、执行(EX)、访存(MEM)、写回寄存器(WB)五个过程段,共有20条指令连续输入此流水线。
(1)画出流水处理的时空图,假设时钟周期为100ns;
(2)求流水线的实际吞吐率(单位时间里执行完毕的指令数);
(3)求流水线的加速比;
答：
14.用时空图法证明流水计算机比非流水计算机具有更高的吞吐率。
答：
15.用定量描述法证明流水计算机比非流水计算机具有更高的吞吐率。
解：
16.判断以下三组指令中各存在哪种类型的数据相关。
17.参考图5.39所示的超标量流水线结构模型，现有如下6条指令序列。
解：
